Die Chinesische Akademie der Wissenschaften (CAS) hat einen vorläufigen Entwicklungspfad für Gate-All-Around-Transistoren (GAA) auf 3-Nanometer-Niveau vorgestellt, der vollständig ohne EUV-Lithografie auskommt.
Wie die South China Morning Post am 19. September 2026 berichtete, setzt das Institut für Mikroelektronik der CAS (IMECAS) stattdessen auf die Deep-Ultraviolet-Lithografie (DUV). Der Vorstoß fällt in eine Phase, in der chinesische Chiphersteller wegen US-Sanktionen weiterhin keinen Zugang zu EUV-Anlagen des niederländischen Herstellers ASML haben.
Frühe Integration gestapelter Nanosheet-Transistoren
Ye Tianchun von IMECAS meldete laut Berichten vom 17. September 2026 eine frühe Integration gestapelter Nanosheet-GAA-CMOS-Transistoren. Die CAS demonstrierte dabei GAA-Transistoren mit einem Ein/Aus-Stromverhältnis von über 500.000 – gefertigt ausschließlich mit DUV-Lithografie. Dieses Verhältnis gilt als Kennzahl für die Schalteigenschaften eines Transistors und wird von mehreren Quellen als deutlich geringerer Leckstrom eingeordnet.
Möglich wird die Annäherung an 3-Nanometer-Niveau laut Berichten durch Multi-Patterning und Immersions-DUV, die ein 7-Nanometer-Level erlauben. Gewinne ergeben sich dabei jedoch ausschließlich in der sogenannten Front-End-of-Line-Ebene (FEOL), also auf Transistor-Ebene selbst. Auch eine Entspannung des Transistorabstands trägt dazu bei, die Auflösungsgrenzen der DUV-Technik zu umgehen.
Engpässe bei Verdrahtung und Kontakten bleiben bestehen
Trotz der Fortschritte auf Transistorebene bleibt die Architektur nach Einschätzung mehrerer Berichte theoretisch und noch nicht produktionsreif. Die sogenannte Middle-End-of-Line-Ebene (MEOL) mit ihren Metallkontakten sowie die Back-End-of-Line-Verdrahtung (BEOL), insbesondere die M0-Interconnects, profitieren nicht von den erzielten Fortschritten.
SMIC, das an der Produktion beteiligt ist, sieht sich weiterhin mit diesen Skalierungshürden konfrontiert. Mehrere Berichte betonen übereinstimmend, dass ein echtes 3-Nanometer-Verfahren weiterhin EUV-Lithografie voraussetzt.
Während chinesische Hersteller weiterhin keinen Zugang zu EUV-Anlagen haben, meldet das Institut für Mikroelektronik der CAS eine frühe Integration gestapelter Nanosheet-GAA-Transistoren — gefertigt ausschließlich mit DUV-Lithografie. Für Strategen stellt sich damit die Frage, wie belastbar dieser Weg über die Transistorebene hinaus ist. Unser kostenloser Report ordnet DUV-Multi-Patterning, die Dichte-Vergleichswerte und die weiteren Skalierungshürden für Sie ein. Analyse-Report jetzt anfordern
Ein Weg, diese Lücke zumindest teilweise zu schließen, könnte laut einem zitierten Halbleiterexperten mit dem Pseudonym „aog T“ über eine Entspannung des Fin-Pitch in der FEOL-Ebene führen. Diese würde SMIC erlauben, die M0-Ebene von fünf auf vier Tracks zu reduzieren.
Mit den daraus resultierenden Zellstrukturen G57H198/G54H198 ließe sich demnach eine Dichte von rund 137,8 Millionen Transistoren pro Quadratmillimeter erreichen – ein Wert, der in die Größenordnung der 5-Nanometer-Klasse von TSMC fällt.
Parallelen zu Huaweis Dichte-Optimierungen
Im Kontext der Diskussion um alternative Skalierungswege verweisen Berichte vom 17. und 18. September 2026 auch auf Huawei. Beim Kirin 9050 Pro habe eine Technik namens LogicFolding die Transistordichte von 155 auf 238 Millionen Transistoren pro Quadratmillimeter gesteigert.
Zudem soll Huawei die Einführung des Ascend 960 mit LogicFolding von ursprünglich geplantem dritten Quartal 2027 auf das erste Quartal 2027 vorgezogen haben.
Einordnung: Abhängigkeit von ausländischer Technologie im Fokus
Der von der CAS präsentierte Ansatz wird von mehreren Berichten als Versuch gewertet, Chinas Abhängigkeit von ausländischer Lithografietechnologie zu verringern. Solange ASMLs EUV-Systeme unter US-Sanktionen für chinesische Abnehmer gesperrt bleiben, dürfte DUV-basierte Forschung wie die der CAS eine zentrale Rolle für die heimische Chipentwicklung spielen.
Die Fortschritte auf Transistor-Ebene sagen noch nichts über die Serienreife: Middle-End-of-Line-Kontakte und Back-End-of-Line-Verdrahtung profitieren von den DUV-Gewinnen nicht — ein echtes 3-Nanometer-Verfahren setzt nach übereinstimmender Einschätzung weiterhin EUV voraus. Wer seine Beschaffungs- und Wettbewerbsannahmen darauf stützt, sollte diese Lücke kennen. Der Report zeigt, welche Ebenen heute tragen und welche nicht. Skalierungshürden im Detail lesen
Ob sich die auf Transistorebene erzielten Fortschritte tatsächlich in serienreife Prozessoren übersetzen lassen, hängt nach übereinstimmender Einschätzung der Berichte maßgeblich davon ab, ob auch für die MEOL- und BEOL-Ebenen praxistaugliche Lösungen ohne EUV gefunden werden.