Technische Leitfäden vergleichen die Leistungsfähigkeit der Cortex-M-Mikrocontroller von ARM anhand standardisierter Messverfahren wie Dhrystone und CoreMark. Die Gegenüberstellungen sollen Entwickler bei der Auswahl der passenden Hardware unterstützen, indem sie architektonische Unterschiede, Taktraten und den Einfluss von Compilern aufzeigen.
Dhrystone und CoreMark im Architekturvergleich
Wie aus Branchenberichten vom 21. Oktober 2026 hervorgeht, zeigen Messungen bei einer Taktfrequenz von 100 MHz mit Ausführung im SRAM unter Verwendung von ARMCLANG -O3 deutliche Abstufungen zwischen den Kernen. Ein Cortex-M0 erzielt rund 0,9 DMIPS/MHz sowie 2,5 CoreMark/MHz, was 250 CoreMark entspricht.
Die Architekturen Cortex-M3 und Cortex-M4 erreichen jeweils 1,25 DMIPS/MHz sowie 3,4 CoreMark/MHz (340 CoreMark). Dies entspricht beim CoreMark-Wert pro Megahertz einem Leistungsplus von 36 Prozent gegenüber dem Cortex-M0.
Ein Cortex-M33 erreicht unter denselben Bedingungen 1,5 DMIPS/MHz und 4,0 CoreMark/MHz (400 CoreMark). An der Spitze der Serie liegt der Cortex-M7 mit 2,0 DMIPS/MHz und 5,0 CoreMark/MHz (500 CoreMark), was gegenüber einem Cortex-M4 eine Steigerung um 50 Prozent bedeutet. Bei einer Taktung von 400 MHz erreicht der Cortex-M7 mehr als 850 DMIPS.
Dass Cortex-M3 und Cortex-M4 bei Dhrystone identische Werte aufweisen, liegt daran, dass der Benchmark die DSP-Erweiterungen des M4 nicht nutzt. Kommen diese jedoch zum Einsatz, arbeitet etwa ein Finite-Impulse-Response-Filter (FIR) auf dem Cortex-M4 bei 100 MHz fünf- bis zehnmal schneller als auf dem Cortex-M3. Auch die Speicheranbindung spielt eine erhebliche Rolle: Zwischen der Ausführung aus dem Flash-Speicher und schnellem SRAM oder TCM werden Ergebnisunterschiede von mehr als 20 Prozent verzeichnet. So erreicht ein STM32F407 auf Cortex-M4-Basis bei 168 MHz mit Flash-Prefetch und Cache 210 DMIPS, was rund 1,25 DMIPS/MHz entspricht.
Compiler-Einstellungen und mathematische Beschleunigung
Der 1988 eingeführte Benchmark Dhrystone 2.1 dient der Messung der Integer-Leistung, wobei eine VAX 11/780 mit 1757 Iterationen pro Sekunde als Referenz für 1 DMIPS fungiert. Die Last verteilt sich primär auf Zuweisungen (rund 35 Prozent), Bedingungen (rund 20 Prozent) und Prozeduraufrufe (rund 15 Prozent).
Compiler-Optimierungen beeinflussen das Ergebnis massiv: Die Optimierungsstufe -O0 liefert meist über 30 Prozent niedrigere DMIPS/MHz-Werte als -O2 oder -Os, während Versionunterschiede zwischen GCC 9 und GCC 12 bei Stufe -O2 Abweichungen von 10 bis 15 Prozent verursachen können.
Auf Kernen wie dem Cortex-M4, M7 und M33 bringt die Nutzung von Fused Multiply-Add (VFMA) spürbare Effizienzgewinne. Die Instruktion führt Multiplikation und Addition mit nur einer Rundung aus, spart Befehle und verhindert Pipeline-Stalls.
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Messungen an einem STM32H743 mit Cortex-M7-Kern belegen den Nutzen: Bei einem FIR-Filter mit 256 Taps bei 10 kHz sank die Ausführungszeit von 4,2 Mikrosekunden auf 3,1 Mikrosekunden, was einer Verringerung um 26 Prozent entspricht. Die CPU-Auslastung bei Regelalgorithmen wie PID reduzierte sich dabei von 2,8 auf 2,1 Prozent.
Breite Spreizung in realen Mikrocontroller-Systemen
In der Praxis variieren die Implementierungen stark je nach Einsatzzweck. Kompakte Bausteine wie der MS32C001-C mit Cortex-M0 arbeiten bei bis zu 48 MHz und begnügen sich im Stop-Modus mit 2 bis 3 Mikroampere.
Drahtlose Plattformen wie die Baureihen CC26x0 und CC13x0 von Texas Instruments setzen auf eine Aufteilung: Ein Cortex-M3 mit 48 MHz dient als Anwendungsprozessor, während ein Cortex-M0 die Funksteuerung übernimmt und ein autonomer Sensor-Controller lediglich Ströme von wenigen hundert Nanoampere pro Megahertz benötigt.
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Am oberen Leistungsspektrum werden Cortex-M-Kerne zunehmend auch für maschinelles Lernen genutzt. Berichte über das Cortex-M-Backend von ExecuTorch zeigen, dass quantisierte INT8-Modelle auf einem Cortex-M55 bei 400 MHz anspruchsvolle Inferenzen in Millisekunden ausführen und im Vergleich zu TensorFlow Lite for Microcontrollers oft deutlich weniger Speicher benötigen.