In der Halbleiterindustrie mehren sich die Warnungen vor den rechtlichen Risiken beim Einsatz autonomer Designwerkzeuge auf Basis künstlicher Intelligenz. Fachleute weisen darauf hin, dass diese Systeme unbeabsichtigt Designs erzeugen könnten, die bestehende Patente verletzen.
Da derartige Werkzeuge die Verbreitung neuer Chip-Entwürfe in der Massenfertigung erheblich beschleunigen, drohen weitreichende Haftungsfragen, die derzeit noch weitgehend ungeklärt sind.
Risikomanagement und Forderungen nach Transparenz
Um den potenziellen Schutzrechtsverletzungen entgegenzuwirken, schlagen Experten verschiedene Sicherheitsmechanismen vor. Dazu gehören eine verschlüsselte Prüfung von geistigem Eigentum (IP) sowie strengere Regulierungen für den Zugriff und die Lernprozesse von KI-Modellen.
Hintergrund dieser Bestrebungen ist der enorme Aufwand in der Chipentwicklung: Laut Moore entfällt bereits heute mehr als die Hälfte des gesamten Aufwands auf die Verifikation.
Siemens-EDA-Manager Juan Rey betonte in diesem Zusammenhang die Notwendigkeit von Transparenz und Kontrollierbarkeit. KI-Anwendungen in Design und Fertigung müssten für Ingenieure jederzeit prüfbar bleiben. Zentrale Voraussetzungen seien dabei Datenhoheit, IP-Schutz und eine lückenlose Auditierbarkeit. Um den sogenannten Sign-off, also die finale Freigabe eines Designs, abzusichern, sollten deterministische EDA-Engines zum Einsatz kommen.
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Neue Werkzeuge und strategische Allianzen
Trotz der rechtlichen Bedenken treiben führende Anbieter die Integration von KI massiv voran. Synopsys hat mit AgentEngineer eine Plattform angekündigt, deren allgemeine Verfügbarkeit für Ende 2026 geplant ist. Derzeit laufen bereits mehr als 50 Evaluierungen bei Kunden. Die Plattform umfasst spezialisierte Agenten für Bereiche wie Verifikation, Implementierung, Analogdesign und Simulation, die durch eine Autopilot-Plattform koordiniert werden.
Parallel dazu haben OpenAI und Synopsys eine mehrjährige Zusammenarbeit vereinbart. Ziel ist die Entwicklung von GPT-Synopsys, einem speziell für das Chipdesign trainierten KI-Modell. Das Modell soll Workflows von der Schaltungsbeschreibung bis zum Layout unterstützen und Designziele wie Performance, Power und Area (PPA) iterativ optimieren.
Um Sicherheitsbedenken auszuräumen, wird die Infrastruktur Verschlüsselung und konfigurierbare Aufbewahrungsregeln bieten; zudem wurde zugesichert, dass Kundendaten nicht für das Modelltraining verwendet werden.
Produktivitätssprünge in der Verifikation und Fertigung
Erste Anwendungsbeispiele belegen das enorme Beschleunigungspotenzial. Siemens EDA zufolge können Machine-Learning-Verfahren die Lithografiesimulation bei gleichbleibender Genauigkeit um das 10- bis 100-Fache beschleunigen. Verifikationszyklen könnten sich von Wochen auf Tage verkürzen.
Konkrete Leistungsdaten aus der Praxis stützen diese Einschätzungen:
– Fujitsu meldete eine um 10–30 % höhere Produktivität bei der RTL-Codegenerierung durch den Einsatz von AgentEngineer.
– Laut Cadence sank eine typische, fünf Wochen dauernde RTL-Verifikationsschleife auf unter einen Tag.
– Empyrean berichtete von einer Reduktion der Bearbeitungszeit für Layout-Aufgaben von vier Wochen auf eine Woche.
– OpenAI gelang es, den Jalapeño-ASIC innerhalb von neun Monaten vom RTL-Start zum Tape-out zu führen – ein Prozess, der laut Richard Ho üblicherweise 18 Monate bis zwei Jahre beansprucht.
Dabei meldete OpenAI deutliche technische Verbesserungen: Gegenüber menschlichen Referenzdesigns wurden etwa beim BF16-Multiplier ein Zuwachs von 56 % und beim FP4-Dot-Product-Block von 21 % erzielt, während die benötigte Fläche für Matrix-Blöcke um 10 % sank.
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Herausforderungen bei der Zertifizierung
Trotz der technologischen Fortschritte bleibt die Standardisierung eine Hürde. Die Einstufungen der Autonomiegrade agentischer Werkzeuge sind zwischen den Herstellern wie Cadence, Synopsys und Siemens bisher nicht vereinheitlicht. Zudem basieren die meisten Leistungsangaben auf Berichten der Anbieter oder einzelner Kunden.
Zwar zertifiziert TSMC kontinuierlich EDA-Tools – so wurden Ende September 2026 A14-Zertifizierungen für Werkzeuge von Siemens, Synopsys und Cadence gemeldet –, doch ein spezifisches Verfahren zur Zertifizierung autonomer Designänderungen durch KI existiert laut Marktanalysten bislang nicht.
Während etablierte EDA-Abläufe weiterhin für den finalen Sign-off genutzt werden, bleibt der Nachweis der Belastbarkeit für rein KI-gesteuerte physische Implementierungen eine komplexe Aufgabe.
