Die Anforderungen an die Speicherarchitektur moderner Rechenzentren steigen mit der zunehmenden Verbreitung von Anwendungen für künstliche Intelligenz rasant an. Mit der Ankündigung der zweiten Generation seiner Structera X CXL 3.2 Memory Expander adressiert Marvell (NASDAQ: MRVL) gezielt Engpässe bei der KI-Inferenz.
Die neuen Modelle Structera X 3406 für DDR4 und Structera X 3506 für DDR5 stellen laut Herstellerangaben die branchenweit ersten sechskanaligen CXL-3.2-Speichererweiterungen dar.
Während Wettbewerber im Bereich von CXL 3.x überwiegend auf Architekturen mit vier Kanälen setzen, bietet Marvells Neuentwicklung durch die sechs DDR4- beziehungsweise DDR5-Kanäle 50 Prozent mehr Speicherkanäle als die bisherige Produktgeneration.
Technische Eckdaten der Modelle Structera X 3406 und 3506
Die beiden Controller unterscheiden sich primär in der unterstützten Speichertechnologie und den Steckplatzkonfigurationen. Der im 5nm-Prozess gefertigte Structera X 3406 unterstützt DDR4 mit einer Geschwindigkeit von 1600MT/s. Bei einer Auslegung von drei DIMMs pro Kanal (3DPC) bietet der Controller 18 RDIMM-Slots und kann pro Baustein eine Speicherkapazität von bis zu 9TB adressieren.
Bei Verwendung von aktuell verfügbaren 256GB-RDIMMs, wie sie von Samsung oder Micron bezogen werden können, liegt die real erreichbare Kapazität bei 4,6TB.
Der Structera X 3506 ist für DDR5 ausgelegt und stellt über sechs Kanäle insgesamt 12 RDIMM-Slots bereit. Er ermöglicht bis zu 6TB Speicherkapazität pro Controller, was mit 256GB-RDIMMs in der Praxis einer Kapazität von 3TB entspricht. Beide Bausteine zielen darauf ab, Serverknoten ohne unverhältnismäßigen Plattformwechsel mit hoher Speicherdichte auszustatten.
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Bandbreite, Kompression und Speicher-Pooling über PCIe 6.0
Die Anbindung an das Host-System erfolgt über PCIe Gen 6 und das CXL-3.2-Protokoll als PCIe 6.0 x16-Verbindung. Damit erreicht das System eine Bandbreite von rund 128GB/s pro Übertragungsrichtung beziehungsweise eine bidirektionale Host-Bandbreite von bis zu 256GB/s, was einer Verdopplung gegenüber den 128GB/s der Vorgängergeneration entspricht.
Zudem unterstützt die Architektur Speicher-Pooling: Bis zu vier Hosts können sich den Speicher teilen, wobei im Vier-Host-Betrieb auf jeden Teilnehmer eine Bandbreite von rund 32GB/s entfällt.
Ergänzend verfügt der Chip über eine integrierte LZ4-Datenkompression mit einem Durchsatz von 250GB/s. Dies entspricht dem Fünffachen des Vorgängers und ermöglicht je nach Arbeitslast eine Verdopplung bis Verdreifachung der effektiven Speicherkapazität.
Leistungssteigerungen und Marktperspektiven
Für typische Arbeitslasten in Rechenzentren stellt die Plattform spürbare Leistungszuwächse in Aussicht. Bei Empfehlungsmodellen (DLRM) werden bis zu doppelt so viele Abfragen pro Sekunde (Queries/s) pro Controller sowie eine zwei- bis dreifache Kapazität für Embeddings in Aussicht gestellt.
Bei der Inferenz großer Sprachmodelle (LLM) soll sich die Latenzzeit bis zur Ausgabe des ersten Tokens (TTFT) bei unveränderter Kontextlänge um 40 bis 50 Prozent verkürzen.
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Die vierkanaligen Vorgängermodelle 2404 und 2504 wurden bereits an Hyperscaler geliefert. Für die neue Generation Structera X 3406 und 3506 werden Musterlieferungen für das erste Quartal 2027 erwartet.
Zum unterstützenden Partnernetzwerk gehören neben Unternehmen wie AMD, Arm, Alibaba, Samsung und SK hynix auch Hardware-Engineering-Vertreter von Meta wie Yashar Bayani, die den Ausbau hochkapazitiver Speichersysteme im Kontext skalierbarer KI-Infrastruktur begleiten.