Ende Juli 2026 fand der erste offizielle PCI-SIG Compliance Workshop für den PCIe-6.0-Standard statt. Bei diesem Testevent gelang es Cadence (Nasdaq: CDNS), mit seiner PHY- und Controller-IP für PCIe 6.0 auf Basis des TSMC-N3-Fertigungsprozesses im ersten Anlauf die Konformitätsprüfung zu bestehen. Dieser sogenannte First-Pass-Success gilt als wichtiger Meilenstein für Halbleiterhersteller, da er bestätigt, dass eine IP-Implementierung bereits ohne weitere Nacharbeit die strengen Anforderungen des Standards erfüllt.
Was beim Workshop getestet wurde
Im Rahmen des Compliance-Workshops testete Cadence ein x8-Subsystem, das Datenraten von 64 GT/s erreichte. Das Subsystem wurde anschließend auf die PCI-SIG Integrators List aufgenommen – ein Verzeichnis, in dem Anbieter gelistet werden, deren Produkte die Interoperabilitätsanforderungen des jeweiligen PCIe-Standards nachweislich erfüllen.
Für Chip- und Systemhersteller ist ein solcher Listeneintrag ein Signal dafür, dass die eingesetzte IP in der Praxis mit Komponenten anderer Hersteller zusammenarbeitet, ohne dass zusätzliche Anpassungen notwendig werden.
Bedeutung für die Chip-Entwicklung
Die getestete IP steht Cadence zufolge bereits für den Einsatz in SoC-Designs zur Verfügung. Damit können Chiphersteller die PCIe-6.0-Technologie in eigene Entwürfe integrieren, ohne selbst umfangreiche Validierungsarbeit leisten zu müssen.
Cadence positioniert sein Portfolio dabei nicht nur auf den aktuellen Standard: Das Unternehmen bietet nach eigenen Angaben IP-Lösungen an, die bis zum kommenden PCIe-7.0-Standard reichen. Das verschafft Kunden Planungssicherheit über mehrere Technologiegenerationen hinweg, da sie mit demselben IP-Anbieter perspektivisch auch künftige Standards abdecken können.
Beim ersten offiziellen PCI-SIG Compliance Workshop für PCIe 6.0 bestand ein x8-Subsystem auf TSMC N3 im ersten Anlauf die Konformitätsprüfung und wurde in die Integrators List aufgenommen. Für SoC-Architekten heißt das: validierte IP ist verfügbar — die Frage ist, wie Sie die richtige auswählen und Ihr eigenes Design ohne Nacharbeit durch den Workshop bringen. Kostenlosen PCIe-6.0-Auswahlleitfaden anfordern
Erste konkrete Anwendung in der KI-Chip-Entwicklung
Ein praktisches Beispiel für die Nachfrage nach dieser Technologie liefert das Unternehmen Positron AI. Es lizenzierte die SerDes-IP von Cadence für PCIe 6.0 zum Einsatz in einem eigenen Chip für KI-Inferenz.
Solche Lizenzierungen zeigen, dass die Nachfrage nach hochperformanten, standardkonformen Schnittstellen-Technologien insbesondere im Umfeld von KI-Beschleunigern zunimmt, da diese Chips zunehmend hohe Datenraten zwischen Recheneinheiten und Speicher- beziehungsweise Netzwerkkomponenten benötigen.
Einordnung
PCIe 6.0 verdoppelt gegenüber der Vorgängergeneration die Übertragungsrate und setzt dabei auf eine veränderte Signalisierungstechnik, die für Chiphersteller höhere Anforderungen an Signalintegrität und Fehlerkorrektur mit sich bringt.
PCIe 6.0 verdoppelt die Übertragungsrate gegenüber der Vorgängergeneration und verlangt durch die veränderte Signalisierung höhere Signalintegrität und Fehlerkorrektur — genau dort entstehen die teuren Iterationen. Wer sein Subsystem vor dem Compliance-Workshop auf Interoperabilität prüft, spart Monate. Dieser Leitfaden zeigt die Prüfschritte. PCIe-6.0-Compliance-Roadmap jetzt sichern
Der erfolgreiche Compliance-Test von Cadence signalisiert, dass entsprechende IP-Bausteine inzwischen ausgereift genug sind, um in kommerziellen Designs eingesetzt zu werden.
Für die Branche insgesamt dürfte das die Verbreitung von PCIe 6.0 in Server-, Netzwerk- und KI-Hardware beschleunigen, da Chip-Entwickler auf bereits validierte IP zurückgreifen können, statt eigene Implementierungen von Grund auf zu entwickeln und zu zertifizieren.
