TSMC arbeitet an einer Advanced-Packaging-Technologie, die Intels Embedded Multi-die Interconnect Bridge (EMIB) Konkurrenz machen soll. Wie dailysynapse.com berichtete, entsteht eine EMIB-ähnliche Lösung als Alternative zum bestehenden CoWoS-Verfahren des Unternehmens.
Unterstützung erhält TSMC dabei von Kinsus Interconnect Technology. Der Vorstoß markiert eine Zuspitzung des Wettbewerbs zwischen den beiden Chipherstellern im Bereich fortschrittlicher Verpackungstechnologien für Halbleiter.
CoWoS bleibt Rückgrat der KI-Chip-Fertigung
TSMC bietet derzeit drei Varianten seiner CoWoS-Technologie an: CoWoS-S, CoWoS-L und CoWoS-R, wie dailysynapse.com meldete. Die CoWoS-L-Variante befand sich im vierten Quartal 2025 in der Erprobung und soll als erste Lösung SP-HBM4-Speicher unterstützen, berichtete boardor.com. Für 2026 plant TSMC laut boardor.com zudem fünf neue CoWoS-S-Linien mit einer monatlichen Kapazität von 350.000 Einheiten.
Die Gesamtkapazität von CoWoS wächst laut studioglobal.ai rasant: von rund 13.000 Wafer-Starts pro Monat Ende 2023 auf 120.000 bis 130.000 bis Ende 2026. Die Lücke zwischen Angebot und Nachfrage soll sich demnach von rund 20 Prozent Mitte 2026 auf etwa 10 Prozent bis Ende 2026 verringern.
Auf dem globalen 3D-IC-Gipfel erklärte TSMC-Vizepräsident Jun He für Advanced Packaging laut bisinfotech.com, die Testeffizienz solle um 25 bis 50 Prozent verbessert werden. Die CoWoS-Kapazität wachse mit einer jährlichen Wachstumsrate von über 80 Prozent bis 2027, mit einem fortgesetzten Trend bis 2029.
Investitionen und Ausbau in Kaohsiung
Der TSMC-Vorstand genehmigte laut bisinfotech.com Investitionsausgaben von rund 29,44 Milliarden US-Dollar. Die Prognose für das Gesamtjahr 2026 wurde von zuvor 52 bis 56 Milliarden US-Dollar auf 60 bis 64 Milliarden US-Dollar angehoben.
Zusätzlich plant TSMC eine neue Erweiterung im Baipu Industrial Park in Kaohsiung auf einer Fläche von drei Hektar, um Validierung und Tests von Materialien und Ausrüstung für Halbleiter der nächsten Generation zu beschleunigen.
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Auf technologischer Ebene präsentierte TSMC laut ninescrolls.com einen SoIC-Bond-Pitch von 6 Mikrometern mit einem Entwicklungspfad zu 4,5 Mikrometern bis 2029. Bei Face-to-Face-Verbindungen erreicht die Technologie demnach rund 14.000 Signale pro Quadratmillimeter, gegenüber 1.500 bei Face-to-Back-Verbindungen.
Die Node-Stacking-Roadmap des Unternehmens reicht von N3P-auf-N4 über N2P-auf-N2P im Jahr 2028 bis zu A14-auf-A14 im Jahr 2029, mit einer laut ninescrolls.com 1,8-fach höheren I/O-Dichte gegenüber N2-auf-N2.
Intel positioniert EMIB-T als Alternative
Intel positioniert seine EMIB-T-Technologie, die lokalisierte Silizium-Brücken mit Through-Silicon-Vias für vertikale Stromversorgung nutzt, laut studioglobal.ai als Alternative zu CoWoS für große KI- und HBM-Packages. Der Volumen-Hochlauf ist für 2026 bis 2027 vorgesehen. SK hynix teste bereits Intels EMIB, während Nvidia Interesse ohne verbindliches Volumen gezeigt habe.
Auch MediaTek evaluiere EMIB-T parallel zu CoWoS für große KI-ASICs, während Broadcom und Meta die Technologie prüften. Unbestätigte Gerüchte deuten laut studioglobal.ai zudem auf eine Google-TPU-Kooperation mit Intel hin, bei der eine Kapazität von über 3 Millionen TPU-Packages für 2028 reserviert sein soll.
Zusätzlich gewann Intel Federal LLC einen Vertrag mit der US Navy (NSWC Crane) im Rahmen der SHIP-Phase 2, wie yitit.com berichtete. Der Auftrag gewährt Zugang zu Intels Packaging-Einrichtungen in Arizona und Oregon und fokussiert sich auf Chiplets, die Government-Chips mit Intel-CPUs, FPGAs und ASICs über die Verfahren Foveros, EMIB und Co-EMIB integrieren. Ein materieller Vertragswert wurde nicht genannt.
Qualitätssicherung und neue Verbindungstechnologien
Wer bei KI-Chips auf die falsche Packaging-Technologie setzt, riskiert Engpässe und Lieferverzögerungen. Die CoWoS-Nachfrage übersteigt bis 2026 weiterhin das Angebot – wer jetzt die Alternativen wie EMIB-T kennt, sichert sich Vorteile. Packaging-Strategie-Checkliste jetzt sichern
Auf der SEMICON Taiwan 2026 forderte TSMC-Vertreter Zhihua Zou laut digitimes.com, dass künftige HBM- und DRAM-Designs mit Röntgeninspektion kompatibel sein müssten, da komplexes Packaging vergrabene Defekte schwerer erkennbar mache und Strahlenbelastung dabei ein relevantes Thema sei.
Zudem äußerte sich TSMC auf derselben Veranstaltung laut communicationstoday.co.in zur Silizium-Photonik, die bis 2027 zur dominanten Plattform werden könnte – mit einer mehr als zehnfach höheren Energieeffizienz gegenüber klassischen Kupferverbindungen.
